之前看到一个朋友总结了他们接口的区别，我就总结一下整体的异同，希望能帮到大家！毫无疑问，SDRAM在嵌入式系统乃至整个PC行业中扮演着重要的角色。虽然比SRAM复杂，但一定程度上存在随机地址访问性能差的缺陷(即使是DDR/DDR2也有不支持单地址访问的限制，至少可以同时访问2/4个地址)。但是，速度是王道，容量也是它的优势。这些特点是其他任何易失性存储器无法比拟的，也是它存在的唯一理由(不好意思，有点绝对~-~)。
SDRAM从SDR到DDR再到DDR2，有哪些变化，从哪些方面进行了改进，进一步提升了速度性能？带着这个问题，我搜了一些资料，也找了SDR/DDR/DDR2芯片的数据表仔细对比了一下。也许通过对比这篇文章，我还不能完全了解他们的区别，但至少特权学生希望通过这篇文章，能让你大致了解一下他们之间的区别，尤其是对SDR SDRAM有过深入了解的网友。我相信，通过比较，今后DDR2解除武装、复员和重返社会的行动将轻如抬腿，更上一层楼。
本文不谈具体细节，重点讲区别，DDR SDRAM的结构框图，重点讲DDR SDRAM虽然和SDR SDRAM工作在相同的时钟频率，但为什么能达到两倍的数据吞吐量。也许你不同意。没错，DDR是双倍数据速率，即在SDR时钟单边读写的基础上，变成了DDR时钟双边读写，速度翻倍。没错，但是你有没有进一步考虑过？DDR内部寻址时数据也是双边沿读写是真的吗？DDR SDRAM外部的数据总线接口位宽，一般是8位或16位。左边红色圆圈中的“X16/X32”表示内部2位预取和实际存储单元之间的位宽。从这里我们可以发现，其实DDR和SDR的结构差不多，只是在接口的输出缓冲区和实际存储单元之间有一个2位预取。这个2位预取和输出缓冲器之间的传输是X8/X16，但是它和存储单元之间的传输是X16/X32。你可以想象一下，在每个时钟的上升沿，2位预取存储外部接口读写两次的数据(即两个地址)，而输出缓冲在每个时钟的上升沿和下降沿读取一次数据(对应一个地址)。
了解DDR数据吞吐量提升的本质原因，回头看看SDR的结构。至于接口的区别，左边的DDR接口和右边的SDR接口一般包括时钟信号CLK、控制信号CKE/CSn/RASn/CASn/文/DQM、地址总线AB(包括块地址)和数据总线DB。而在SDR的基础上又多了什么DDR呢？CKn(暂时CK对应以前的CLK，但实际使用还是有区别的)和DQS。
SDR的数据、地址甚至控制信号的锁存依赖于唯一的时钟信号CLK，而DDR的数据总线DB的锁存时钟是DQS，地址和控制信号的锁存时钟是CK/CKn，CK/CKn是一对差分输入时钟信号。当DQS锁存数据用作SDRAM的写时钟时，它由外部器件产生，并与数据中心对齐。作为SDRAM的读时钟，它由SDRAM产生，并沿边沿与数据对齐。
对比它们的电气特性，就一点，SDR是3.3V的设备，DDR是2.5V的设备。
在比较了DDR和SDR之后，让我们来谈谈DDR2。我找到了几个DDR2的数据表，但我没有看到它的功能框图。但是从一些资料的描述来看，据说DDR2与DDR的区别主要在于从2位预取升级到4位预取。那么从图1中的描述，不难推断DDR转DDR2的性能又提升了，类似于SDR转DDR。DDR2的读写方式和DDR基本相同，都是时钟双边沿读写。DDR2的读写时序如图5所示。此外，SDRAM的时钟CLK可能差不多，但DDR2的DQS速度可以达到DDR的两倍，这也是为什么当它们的DQ/DQS操作时序相同时，数据吞吐量会翻倍。
相比DDR和DDR2的接口，DDR2其实多了一个DQSn，也就是DQS/DQSn是一对差分数据时钟。可以通过初始化寄存器来设置是使用差分时钟还是单独的信号作为时钟。
最后，与电气特性相比，DDR2已经下降到1.8V。当务之急是降低电压，以最大限度地提高速度。
除了以上对比，包装也很精致。SDR/DDR还是以TSSOP为主，DDR2将不得不完全升级到FBGA，这不仅是出于体积的考虑，也是速度和散热的需要。
这些差异可能只是表象，真正的差异其实需要工程师在具体操作过程中进行对比和总结。
