随着FPGA的发展，SerDes(串行器-解串器)基本成为标准。从PCI到PCI Express，从ATA到SATA，从并行ADC接口到JESD204，从RIO到串行RIO，…等等，我们都在使用SerDes来提高性能。SerDes是一种非常复杂的数模混合设计。用户手册只描述了森林中的一棵小树，却无法解释SerDes是如何工作的。SerDes怎么可能不传输时钟信号？什么是加重和均衡？抖动和误码有什么关系？各种抖动有什么关系？本文试图从SerDes用户的角度理解SerDes是如何设计的。由于水平有限，肯定有不准确的地方，希望对刚开始接触SerDes的工程师有所帮助。
内容1。serdes的值1.1并行总线接口1.2 SerDes接口1.3中间类型2。SerDes架构)2.1串行器/解串器)2.2发射机均衡器。2.3接收机均衡器(Rx均衡器)2.4时钟数据恢复(CDR) 2.5公共锁相环(PLL) 2.6 SerDes编解码器2.7 SerDes收发机驱动和差分接口转换2.8 SerDes环回和调试3。抖动和信号积分(抖动，SI) 3.1时钟抖动)3.2。数据抖动)4。信号集成(SI)和模拟4.1通道4.2芯片封装4.3 SI模拟5。结尾1。SerDes 1.1并行总线接口的价值在SerDes普及之前，芯片之间的互联是通过系统同步或源同步的并行接口传输数据。图1.1展示了系统和源。随着接口频率的增加，在系统同步接口模式下，有几个因素限制了有效数据窗口宽度的持续增加。到达两个芯片的时钟的传播延迟不相等(时钟偏斜)。并行数据的每个位的传播延迟不相等(数据偏斜)。虽然时钟偏斜可以由目标芯片(芯片#2)中的PLL补偿，但是当PVT改变时，时钟偏斜的变化不同于数据偏斜的变化。这进一步恶化了数据窗口。在源同步接口模式下，发射端Tx随数据一起发送时钟，限制了时钟偏斜对有效数据窗口的危害。通常在发射端的芯片中，源同步接口对时钟信号和数据信号的处理方式是一样的，即经过相同的路径，延迟相同。这样，当PVT发生变化时，时钟和数据将在相同的方向上增加或减少相同的量，这最有利于偏斜。我们来做一些合理的典型假设，假设32位并行总线，A)Skew=50ps——对发送端的数据要求高；b)偏斜=50ps-对b)pcb布线的高要求；c)抖动=/-50ps-对时钟周期要求高；d)接收机触发器的采样窗口=250 PS-Xilinx V7高端设备的IO触发器可以大致估算出并行接口的最高时钟=1/(50 50 100 250)=2.2GHz (DDR)或1.1GHz (SDR)。使用源同步接口，可以大大提高数据的有效窗口。通常频率在1GHz以下。在实际应用中，可以看到SPI4.2接口的时钟可以高达DDR 700MHz x 16bits。DDR存储器接口也被认为是源同步接口。比如DDR3在FPGA中可以实现800MHz左右的时钟。提高接口的传输带宽有两种方法，一种是提高时钟频率，另一种是提高数据位宽度。那么有没有可能无限增加数据的位宽呢？这涉及到另一个非常重要的问题——同步开关噪声(SSN)。这里不讨论SSN原理，直接给出公式SSN=L *N* di/dt。l是芯片封装电感，n是数据宽度，di/dt是电流变化的斜率。随着频率和数据比特数的增加，SSN成为提高传输带宽的主要瓶颈。图1.2是DDR3串扰的一个例子。图中低电平的理论值为0 V，由于SSN的影响，低电平出现振荡，振荡噪声最大值达到610mV，因此噪声裕量仅为1.5V/2-610mV=140mV。图1.2DDR3串扰演示因此，不可能通过无限增加数据位宽度来持续增加带宽。解决SSN的一种方法是用差分信号代替单端信号，这样可以很好地解决SSN问题，代价是使用更多的芯片管脚。使用差分信号仍然不能解决数据偏斜的问题。大位宽差分信号加上严格的时序限制给并行接口带来了巨大的挑战。1.2 SERDES接口的源同步接口的时钟频率遇到了瓶颈。由于信道特性的非理想性，如果频率继续提高，信号会受到严重破坏，因此需要采用均衡和数据时钟相位检测等技术。这是SerDes使用的技术。SerDes(串行化器-去串行化器)是串行化器和去串行化器的简称。串行器也称为SerDes发送器(Tx ),解串器也称为接收器Rx。
图1.3展示了N对SerDes收发器通道的互连。一般N小于4。可以看出，SerDes不传输时钟信号，这是SerDes最大的特点。SerDes在接收端集成了一个CDR(时钟数据恢复)电路，利用CDR从数据的边缘信息中提取时钟，寻找最佳采样位置。SerDes以差分方式传输数据。一般情况下，一个组中有多个数据通道共享PLL资源，每个通道仍然相互独立工作。SerDes需要一个参考时钟，通常采用差分形式以降低噪声。接收端Rx和发送端Tx的参考时钟可以允许几百ppm的准同步系统，或者它们可以是具有相同频率的时钟，但是对相位差没有要求。简单对比一下，一个SerDes通道使用四个引脚(Tx /-，Rx /-)，目前的FPGA最高可以达到28Gbps。而16位DDR3-1600的线速是1.6Gbps*16=25Gbps，但是需要50个管脚。这种比较显示了SerDes在传输带宽方面的优势。与源同步接口相比，SerDes的主要特点包括：l SerDes嵌入在数据线中，不需要传输时钟信号。L SerDes可以通过加权/均衡技术实现高速长距离传输，比如背板。LSerDes使用较少的芯片引脚。1.3 SerDes和并行接口之间也有一些接口类型。与源同步接口相比，这些接口类型也使用串行化器和去串行化器，并且也传输时钟信号进行同步。文章显示接口7:1 LVDS等接口。2.SERDES架构SerDes的主要结构可以分为三个部分：PLL模块、发射模块Tx和接收模块Rx。为了便于维护和测试，它还将包括控制和状态寄存器、环回测试和PRBS测试等功能。参见图2.1。图2.1典型Serdes的基本块中的蓝色背景子模块是一个PCS层，这是一个标准的集成CMOS数字逻辑，可以用硬逻辑或者FPGA软逻辑来实现，比较容易理解。棕色背景的子模块是PMA层，它是一个混合信号CML/CMOS电路。理解SerDes不同于并行接口是关键，也是本文要讨论的内容。传输方向(Tx)信号：FPGA软逻辑(fabric)发送的并行信号通过FIFO(接口FIFO)发送到8B/10B编码器(8B/10B编码器)或扰码器(Scamble)，以避免数据包含过长的偶0或偶1。然后将其发送到串行器进行并串转换。串行数据由均衡器调节，由驱动器发出。接收方向(Rx)信号的流向，外部串行信号由线性均衡器或DFE(判决反馈均衡器)均衡器调节，以去除一部分确定性抖动。CDR从数据中恢复采样时钟，并通过解串器成为对齐的并行信号。8B/10B解码器或解扰器执行解码或解扰。如果是准同步系统，在用户FIFO之前应该有一个弹性FIFO来补偿频差。PLL负责产生SerDes各模块所需的时钟信号，并管理这些时钟之间的相位关系。以10Gbps的中心线速度为例，参考时钟频率为250MHz。串行器/解串器至少需要5GHz 0相位时钟和5GHz 90度相位时钟，1GHz (10位并行)/1.25GHz (8位并行)时钟等等。SerDes通常具有调试能力。比如伪随机码流生成和比较，各种环回测试，控制状态寄存器和访问接口，LOS检测，眼图测试等等。2.1串行器/解串器串行器将并行信号转换为串行信号。解串器将串行信号转换成并行信号。一般并行信号为8 /10bit或16/20bit宽，串行信号为1bit宽(也可以分段串行化，如8 bit-4 bit-2 bit-均衡器1 bit，以降低均衡器的工作频率)。加扰协议，如SDH/SONET、并行宽度为8/16位的SMPTE SDI，8B/10B编码协议，如PCI Express和宽度为10位/20位的GbE。4:1串行器如图xxx所示。
8:1或16:1串行器采用类似的实现方式。为了降低均衡器的工作频率，串行器会先将并行数据转换成21bits送入均衡器进行滤波，最后一步再进行2:1的串行化。本文的其余部分将通过1位串行信号来解释。图2.3显示了1:4解串器，8:1或16:1解串器采用了类似的实现。为了降低均衡器(基于DFE的均衡器)的工作频率，DFE工作在DDR模式，解串器的输入为2bit或更宽。本文的其余部分将通过1位串行信号来解释。串行器/解串器的实现采用双边沿(DDR)的工作模式，采用以面积换速度的策略来降低电路中高频电路的比例，从而降低电路的噪声。除了解串器之外，接收方向一般还伴随有对齐器。与SerDes发射机相比，SerDes接收机的起始时间是任意的，接收机正确接收的第一位可以是发送并行数据的任意位位置。因此，需要对齐逻辑来判断从哪个位位置组成正确的并行数据。对齐逻辑通过在串行数据流中搜索对齐码来确定串并转换的起始位置。例如，8B/10B编码的协议通常使用K28.5(正码10'b1110000011，负码10'b0001111100)作为对齐字。图2.4展示了对齐逻辑。通过滑动窗口和逐位比较，找到对准码的位置。在多次找到同一位置的对齐码后，状态机锁定该位置，选择相应的位置输出对齐数据。2.2发射机均衡器(tx equalizer)SERDES信号从发射机芯片到接收机芯片所走的路径称为通道，包括芯片封装、pcb走线、过孔、线缆、连接器等元器件。从频域来看，信道可以简化为低通滤波器(LPF)模型。如果SerDes的速率大于信道的截止频率，信号会有一定程度的失真。均衡器的作用是补偿信道造成的信号损伤。发射端的均衡器采用FFE(前馈均衡器)结构，发射端的均衡器也称为加重。强调分为去强调和预强调。去加重降低了差分信号的摆幅。预加重增加了差分信号的摆幅。大多数FPGA使用去加重，加重越强，信号的平均幅度越小。发送侧的均衡器被设计为高通滤波器(HPF)，其大致是信道频率响应H(f)的反函数H-1(f)。FFE的目标是使到达接收端的信号干净。实现FFE的方法有很多种，典型的例子如图2.5所示。调整滤波器的系数可以改变滤波器的频率响应，以补偿不同的信道特性，这通常可以动态配置。以10Gbps的线路速率为例，图2.5显示了DFE的频率响应。可以看出，对于C0=0、C1=1.0和C2=-0.25的配置，5GHz处的高频增益比低频区域高4dB，从而补偿了信道对高频频谱的衰减。采样时钟的频率限制了该FFE最多只能补偿到Fs/2(本例中Fs/2=5GHz)。根据采样定理，串行数据中的信息被包含在5GHz以内，从这个角度来看就足够了。如果要补偿Fs/2以上的频率，我们需要一个FFE高于Fs的时钟，或者一个连续的时域滤波器。图2.7展示了DFE的时域滤波效果。以10Gbps的线路速率为例，一个UI=0.1 nS=100ps。演示的串行数据流是二进制的[000000010000111011110110000]。2.3 Rx均衡器)2.3.1线性均衡器www.blog.sina.com.cn/fpgatalk接收机均衡器的目标与发射机均衡器的目标相同。对于低速(5Gbps)SerDes，由于信号的抖动(如ISI相关的确定性抖动)可能超过或接近UI，单位间隔(UI)，单独使用线性均衡器不再适用。线性均衡器一起放大噪声和信号，并且不改善SNR或BER。对于高速SerDes，采用一种称为DFE(判决反馈均衡器)的非线性均衡器。DFE通过跟踪过去多个UIS的历史比特来预测当前比特的采样阈值。
DFE只放大信号，不放大噪声，可以有效提高信噪比。图2.9显示了一个典型的五阶DFE。接收到的串行数据通过限幅器判断为0或1，然后通过滤波器预测数据流的符号间干扰(ISI)，再从输入的原始信号中减去ISI，得到干净的信号。为了使DFE均衡器的电路工作在电路的线性范围内，进入DFE的串行信号的信号幅度由VGA自动控制。为了理解DFE的工作原理，我们先来看看一个10Gbps背板的脉冲响应。这个背板模型是matlab给出的实测模型，具有典型特征。在图2.10中，一个条形代表一个用户界面的时间。可以看到，一个UI( 0.1nS=1/10GHz)的脉冲信号通过背板，泄漏到相邻的几个UIS中，从而干扰了其他UIS的数据。采样点后的干扰称为后光标干扰，采样点前的干扰称为前光标干扰。DFE的第一系数h1(本例中为0.175)校正第一后置光标，第二系数h2(本例中为0.075)校正第二后置光标。DFE的阶数越多，可以校正的后置光标就越多。用上述背板传输一个11011码流时，由于后游标和前游标的泄漏，如果没有均衡，' 0 '将无法识别，如图2.11所示。假设有一个二阶DFE，第一个‘1’位的h2和第二个‘1’位的h1减去‘0’位的幅度得到0.35-0.075-0.175=0.1，就足以被识别为0。可以看出，DFE计算历史比特的光标后干扰，并从当前比特中减去干扰，从而获得干净的信号。由于DFE只能纠正光标后的ISI，因此DFE通常位于LE之前。只要DFE的系数接近信道的脉冲对应，就可以得到理想的结果。然而，信道是一种时变介质，如温度和电压的缓慢变化等技术因素都会改变信道的特性。因此，DFE的系数需要一种自适应算法来自动捕获和跟踪信道的变化。DFE系数的自适应算法很学术，各厂商的算法都是保密的，不会对外公布。对于NRZ码，典型的算法准则是基于符号误差驱动的算法。符号误差是均衡信号的幅度和期望值之间的误差。该算法以符号误差均方误差最小为优化目标，对H1/010-h1/h2/h3…依次进行优化。由于符号误差和采样位置是相互耦合、相互影响的，所以DFE系数也可以以符号误差和眼宽两个指标为目标进行预测。因此，具有DFE结构的SerDes通常具有嵌入式眼图测试电路，如图2.9所示。眼图测试电路通过在垂直方向平移信号的幅度，在水平方向平移采样位置，计算每个平移位置的BER，从而得到每个偏移位置与BER关系的“眼图”，如图2.12所示。图2.12 serdes嵌入式眼图测试函数2.4时钟数据恢复(CDR) CDR的目标是寻找最佳采样时间，这需要丰富的数据跳变。CDR有一个称为最大游程长度或相应识别数字的索引。如果数据长时间不跳变，CDR就无法准确训练，CDR的采样时间就会漂移，可能导致1或0比真实数据多。而且，当数据再次跳变时，可能会出现错误采样。例如，一些cdr由PLL实现。如果数据长时间停止跳跃，PLL的输出频率将会漂移。事实上，SerDes上传输的数据要么被加扰，要么被编码，以确保最大游程长度在一定范围内。8B/10B编码方法可以确保最大游程长度不超过5个ui。64B/66B的编码方法可以确保最大游程长度不超过66 UIS。SONET/SDH的加扰方法可以确保最大游程长度不超过80 UIS (Ber10-12)。在点对点连接中，大多数SerDes协议采用连续模式，线路上的数据流是连续的，没有中断。诸如PON之类的突发模式通常用于点对多点连接。显然，突发模式对SerDes的锁定时间有严格的要求。
连续模式协议，如SONET/SDH，需要容忍长的序列号，对CDR的抖动传输性能也有严格的要求(因为环路定时)。如果接收机(Rx)和发射机(Tx)处于异步模式，或者在频谱扩展(SSC)应用中，则要求CDR具有较宽的相位跟踪范围，以跟踪Rx/Tx频率差。根据应用场景的不同需求，CDR实现有多种架构。基于数字锁相环的CDR和基于相位插值器的CDR常用于FPGA SerDes中。这两种cdr在环路中使用数字滤波器，比模拟电荷泵加模拟滤波器的结构节省面积。图2.13是基于相位插值器的CDR。相位检测器阵列将输入串行数据的相位与多个UI跨度上相位间隔相等的M个时钟进行比较，并获得多个UI跨度上的相位误差信号。相位误差信号具有高频率和宽宽度。经过降频器的减速和平滑处理后，它被送到数字滤波器。数字滤波器的性能会影响环路的带宽、稳定性和响应速度。经数字滤波器平滑的误差信号被送到相位旋转器以校正时钟相位。当环路最终锁定时，理论上相位误差为零，偏移90度的时钟作为恢复时钟采样的串行输入。图2.14是基于DPLL的CDR，分为两个循环。数据相位跟踪环路类似于图2.13中的CDR。相位检测器阵列将输入串行数据的相位与具有相等相位间隔(可能跨越多个ui)的M个时钟进行比较，并获得相位误差信号。相位误差信号被发送到数字滤波器。数字滤波器的性能会影响环路的带宽、稳定性和响应速度。由数字滤波器平滑的误差信号被发送到VCO以校正时钟相位。当环路最终锁定时，理论上相位误差为零，偏移90度的时钟作为恢复时钟采样的串行输入。基于DPLL的CDR具有频率跟踪环路。这是为了减少CDR的锁定时间，并减少环路滤波器的设计约束。只有当频率跟踪环路锁定时，它才会切换到数据相位跟踪环路。当相位跟踪环路失锁时，它将自动切换到频率跟踪环路。N倍参考时钟的频率和线路速率几乎相等，因此两个环路的VCO稳态控制电压几乎相等。在频率跟踪环的帮助下，减少了相位跟踪环的捕获时间。当相位跟踪环路锁定时，频率跟踪环路不会影响相位环路。所以SerDes的接收端对参考时钟的抖动要求不高。基于相位内插器的CDR的参考时钟可以是收发器的公共锁相环，也可以是每个通道的独立锁相环。这种结构的参考时钟的抖动将直接影响恢复时钟的抖动和接收误码率。相位检测器(PD)相位检测器用于比较相位误差。相位误差用UP或DN的信号表示，UP/DN的持续时间与相位误差成正比。开关式鉴相器的一个例子如图2.15所示。在该示例中，仅使用四相恢复时钟作为示例。抽取器和滤波器抽取器的作用是使滤波器工作在较低的频率。提取步长和平滑方法将影响循环的性能。数字滤波器由比例支路和积分支路组成，分别跟踪相位误差和频率误差。另外，数字滤波器的处理延迟不能太大。如果处理延迟过大，环路将无法跟踪相位和频率的快速变化，从而产生误码。CDR的结构不限于以上两种，还有很多其他的变体。它基本上是一个锁相环。环路的跟随性能、稳定性、带宽)/增益性能的分析是一个很学术的问题。利用小信号线性模型，有很多书籍和资料解释环路的定量性能。CDR环路的一些特性总结如下：环路带宽1。频率低于环路带宽的相位抖动将通过CDR转移到恢复时钟。换句话说，CDR可以跟踪频率低于环路带宽的抖动，而不会导致误码。根据抖动幅度的大小，高频的抖动分量可能导致误码。
2.环路带宽越大，锁定时间越短，恢复时钟的抖动越大。相反，锁定时间越长，恢复时钟的抖动越小。作为CDR，我们希望环路带宽更大，这样才能有更大的抖动容忍度。然而，对于SONET/SDH等环路定时应用，恢复时钟的抖动是有限的，但不能太大。3.开关电源的开关频率一般小于环路带宽，可以用CDR跟踪。但是，一方面，耦合到VCO(数字到多相转换器)的开关电源的噪声无法被环路跟踪，低成本的环形VCO对电源噪声特别敏感。另一方面，开关电源的谐波可能超过环路带宽。一些协议提供CDR增益模板，例如SDH/SONET。与这些协议兼容需要计算输入和输出的抖动预算。2.5公共锁相环(PLL) SerDes需要一个工作在数据波特率的内部时钟，或者一个1/2数据波特率的内部时钟，工作在DDR模式。提供给SerDes的片外参考时钟频率远低于数据波特率，PLL用于产生内部高频时钟。FPGA的SerDes PLL一般有8x、16x、10x、20x、40x模式，支持常用的SerDes接口协议。例如，PCIExpress工作在5Gbps，需要在40x模式下提供125MHz的片外参考时钟，在20x模式下提供250MHz的片外参考时钟。一个三阶PLL电路如图2.17所示。相位检测器比较输入信号的相位和VCO反馈信号的相位。相位误差通过电荷泵转换成电压或电流信号，通过环路滤波器平滑后产生控制电压，校正VCO的相位，最终使相位误差趋于零。图2.17a三阶II型锁相环的工作过程分为锁定过程和跟踪过程。在锁定过程中，环路模型可以用一个非线性微分方程来表示，可以评估捕获时间、捕获带宽等指标。锁定后，锁相环的模型在小信号范围内是常系数线性方程，可以在拉普拉斯变换域研究锁相环的带宽、增益、稳定性等性能。图2.18是一个小信号数学模型。PLL通过传递函数的极点(分母的根)来命名环路的阶数。VCO可以积分相位(Kvco/s)，所以没有滤波器的环路称为一阶环路。带有一阶滤波器的环路称为二阶环路。一阶环和二阶环是无条件稳定的系统。而高阶环路极点和零点较多，可以独立调节频带、增益、稳定性、捕获频带和捕获时间。PLL的频域传递函数特性主要由环路滤波器F(s)|s=jw决定。一般PLL频域传递曲线如图2.19所示。有两个重要特征，带钱循环和抖动峰化。峰化太多会放大抖动，阻尼因子大可以限制峰化，但会增加环路的锁定时间，影响滚转速度和固有频率。当环路锁定时，相位差是固定的：Kdc是环路的dc开环增益， 是VCO中心频率与受控频率之差。电荷泵无源滤波器结构的PLL相位误差为零。当环路锁定时，只有固定的相位差，两个输入信号具有相同的频率。Fr/M=fo/N对于输入端的噪声，环路是一个低通滤波器，可以抑制高于环路截止频率的噪声或干扰。作为SerDes的PLL，需要较小的带宽来抑制参考时钟上的干扰和噪声。对于VCO噪声，环路是一个高通滤波器。仅抑制环路截止频率以下的VCO噪声。过大的VCO高频噪声会恶化时钟的抖动。低速SerDes(5Gbps) VCO出于成本考虑采用环形结构，噪声大，对电源敏感。高速SerDes的VCO采用LC结构VCO，噪声更小。3.抖动和信号积分(Jitter，SI)抖动是指信号的边沿跳跃时间偏离其理想或预期时间的现象。噪声、非理想信道、非理想电路都是抖动的原因。3.1时钟抖动图3.1时钟抖动对于时钟信号，根据不同的应用场景，抖动的定义是不同的。例如，当数字逻辑计算时序裕量时，它与周期性抖动有关。
时钟设计人员更喜欢相位抖动，因为频谱可以用来评估相位抖动，特定干扰对总相位抖动的贡献可以通过频谱来评估。参考图3.1介绍抖动的几种定义。相位抖动j phase(n)=TNn * t，理想时钟的每个周期t都相等，没有抖动。实际时钟的跳变沿与理想时钟的偏差称为相位抖动。周期抖动j period(n)=(TN-TN-1)t，周期抖动是实际时钟的周期与理想周期的偏差。显然j period(n)=j phase(n)-j phase(n-1)。周期间抖动Jcycle(n)=(tn- tn-1) - (tn-1- tn-2).两个相邻周期之间的偏差是周期-周期抖动。显然j cycle(n)=j period(n)j period(n-1)。假设相位抖动最大值为/-JP，抖动频率fjitter=0.5fclock=0.5/T，即tn-2处的相位抖动为最大值Jp，tn-1处的相位抖动为最小值Jp，TN-1处的相位抖动为最大值Jp。周期抖动最大值Jperiod=/- 2* Jp那么，周期-周期抖动最大值jcycle=/-4 * jp3.2 .数据抖动在高速SerDes领域大家都在说抖动，因为抖动直接关系到误码率(BER)。SerDes发射机的一个重要要求是抖动生成)，即发射机针对特定模式、速率和负载生成的抖动。当信号通过信道到达接收端时，会进一步放大抖动。不同的模式包含不同的频率分量，信道对不同频率分量的传输延迟也不同(非线性相位)，从而产生与数据模式相关的确定性抖动。阻抗不连续引起的反射，相邻信号的串扰，噪声都会引起数据抖动。SerDes接收机的一个重要指标是抖动容限)——对于特定的码型和误码率要求(BER5Gbps)，这种传统的电路仿真方法已经不能满足设计要求。首先，过大的ISI导致接收端的眼图完全闭合，但在芯片内进行DFE均衡后，眼图可能是好的。其次，电路模拟(SPICE)的速度很慢。即使有办法在仿真中加入DFE均衡，电路仿真的仿真时间也是不可接受的，因为DFE仿真需要足够的比特来训练。高速SerDes的仿真需要统计分析的方法。统计分析方法将发射机-信道-接收机的连接近视作为线性系统，计算系统的冲激响应h(t)，加入噪声源模拟抖动，然后将冲激响应与激励进行卷积，得到接收机的信号。该方法可以将制造商拥有的FFE和DFE自适应算法添加到仿真中。统计分析无法模拟电路的非线性和时变特性，所以高速SerDes往往将两者结合起来模拟SI。关于统计分析方法的更多信息，请参考。结束
有人说，现在的汽车太复杂了，虽然每个零件都懂，但没有人能把它作为一辆整车完全理解。近年来，FPGA越来越复杂，对工程师的要求也越来越高。要成为一名合格的FPGA应用工程师，不仅要擅长数字电路设计，还要懂得高速SerDes、信号集成SI、DSP算法、多核CPU、嵌入式操作系统等等。每一项技术背后都是一个专业领域。一个人不会在每个领域都是专家。只要你学的比别人多，关键时候你的价值就会凸显出来。本文主要介绍SerDes的基本结构，以及用好SerDes你需要掌握的一些知识，希望对你的工作有所帮助。
审计彭静
