d触发器也叫延迟触发器或者数据触发器，主要用于存储1位二进制数据。是数码电子产品中广泛使用的触发器之一。D触发器除了是数字系统中的基本存储元件外，还被看作延迟线元件和零阶保持元件。
D触发器有两个输入，一个时钟(CLK)输入和一个数据(D)输入。此外，D触发器还有两个输出，一个是以Q为代表的主输出，另一个是以Q D触发器的符号如下：
结构特点
d触发器是通过修改SR触发器构造的。其中s输入由d输入给出，r输入由反相的d输入给出。所以D触发器类似于SR触发器，两个输入互补，所以不会有中间状态。SR触发器的主要缺点是在D触发器中消除了竞争条件(由于反相输入)。D触发器的电路图如下图所示：
操作原理
当没有时钟输入施加到D触发器时，或者在时钟信号的负沿(下降沿)期间，输出不会改变。它将在输出q处保持其先前的值，如果时钟信号处于高电平(更准确地说是上升沿/正沿)，并且如果D输入处于高电平，则输出也将处于高电平，如果D输入处于低电平，则输出将变低。因此，在存在时钟信号的情况下，输出Q跟随输入D，其真值表如下：
简而言之，对于时钟信号的正向转换：
如果D=0=Q=0，则触发器复位。
如果D=1=Q=1，则触发器置位。
注：表示时钟的正沿表示时钟信号的负沿。
触发边沿d触发器
边沿触发的d触发器由三个SR NAND锁存器组成。输入级由两个锁存器组成，输出级由一个锁存器组成。在输入级，数据输入连接到NAND锁存器之一，时钟信号(CLK)并联连接到两个SR锁存器。
当时钟信号为低电平时，输入级的输出为高电平逻辑，与数据输入端的值无关。因此，它存储以前的数据。当时钟经过正向转换(从低到高)时，输入级的输出负责最终输出的设置或复位，并取决于数据信号。
如果数据输入为高电平，则上部锁存器的输出变为低电平，从而将锁存器输出设置为1；如果数据输入为低电平，下锁存器的输出变为低电平，从而将输出复位为0。如果多个数据信号的时钟为高电平，则只考虑第一个数据输入，其余的数据输入将被忽略，方法是强制输出锁存至之前的状态，因为只要时钟信号为高电平，低电平输入就会有效。
因此，外部锁存器仅在时钟为低逻辑电平时存储数据。edge D触发器的主要作用是保持输出，直到时钟脉冲由低电平变为高电平，其时序图如下所示。
主从触发器
主从触发器可以通过串联两个门控D锁存器并将反相使能输入连接到两个锁存器中的任一个来设计。只有主锁存器的变化才会带来从锁存器的变化，所以这些被称为主从触发器。
根据该设计，主从触发器的整个电路在时钟信号的上升沿或下降沿被触发。主从触发器D的符号表示，它在时钟下降沿响应时钟，如下图所示：
下图所示的主从D触发器是一个上升沿触发器件，也就是说它会在时钟输入有上升沿的时候工作。第一触发器(主触发器)连接负时钟信号，即反相时钟信号，第二触发器(从触发器)连接双反相时钟信号，即正常时钟信号。
上升沿触发的主从D触发器的操作过程简述如下。
如果时钟为低电平，主触发器的使能信号为高电平。当时钟信号从低电平变为高电平时，主触发器存储来自D输入端的数据。同时，在第二个触发器中，由于双反转，使能信号随着时钟信号由低变高。主触发器在上升沿锁定的数据被传输到从触发器。
当时钟信号从高电平变为低电平时，从触发器接收主触发器的输出作为其输入，并改变其状态。主触发器将在下一个上升沿接受来自输入的最新值。
D主从触发器的时序图如下所示。
此外，一个简单的修改就可以将上述器件变为下降沿触发器件。通过消除时钟信号路径上的第一个反相器，可以形成一个由下降沿触发的主从D触发器，如下图所示：
主要应用
d触发器是应用最广泛的触发器之一。D触发器有许多应用，下面列出了其中一些：
数据存储寄存器。
作为移位寄存器的数据传输。
分频电路。
1、数据存储寄存器
在数字电路中，数据通常存储为一组位，用数字和代码表示。因此，很容易在平行线上获得数据，并同时将数据存储在一组触发器中，这些触发器以特定的顺序排列。寄存器是基本的多位数据设备。它们由几个D触发器连接而成，因此可以存储多位数据。
每个D触发器都连接到自己的数据输入端。施加的时钟输入与所有触发器相同，因此当施加正边沿触发时钟信号时，所有触发器将同时存储来自各自D输入的数据。
2、数据传输寄存器
d触发器也广泛应用于数据传输。为了传输数据，D触发器被连接以形成移位寄存器。具有相同时钟信号的D触发器的级联将形成移位寄存器。移位寄存器可以在不改变位序列的情况下移位数据。当施加时钟脉冲时，一位数据被移位或传输。因此，移位寄存器可以暂时存储数据。
使用D触发器的4位存储器移位寄存器如下图所示：
移位寄存器用于串行到并行和并行到串行数据转换。此外，它们也用作脉冲扩展器和延迟电路。
3、分频电路
分频电路采用D触发器实现。这是D触发器最重要的应用。在分频电路中，D触发器的状态输出(Q )作为闭环连接到数据输入(D)。每两个时钟周期，两个连续的CLK脉冲将翻转触发器。
顾名思义，分频器电路用于产生恰好是输入频率一半的数字信号输出。异步计数器的设计一般采用分频电路。
电路的操作非常简单。输入数据信号由时钟输入信号计时。该电路将通过使用反馈回路(即，连接到来自Q ).分频器每两个时钟脉冲将输入频率除以2。
实际上，可以通过比较输出和时钟信号来解释。
在某些情况下，当Q输出为1时，Q 输出为0，然后来自D输入的数据在时钟输入信号的下一个上升沿由Q输出计时。在这种情况下，输出由高变低。此时，输出保持不变，直到下一个正时钟信号出现。同样，Q 输出也被计时。由于时钟输入再次为1，这将改变触发器的输出状态。
还可以观察到，分频器电路的输出仅随着输入时钟信号的上升沿而变化。因为每个上升沿在一个完整的时钟周期中出现一次。因此，根据时钟的上升沿，D触发器会将输入脉冲减半，即时钟脉冲除以2。
摘要
简单来说，D触发器是一种具有记忆功能和两种稳定状态的信息存储元件。它是构成各种时序电路的最基本的逻辑单元，也是数字逻辑电路中重要的单元电路。
除此之外，D触发器在数字系统和计算机中有着广泛的应用，其重要性不言而喻。记住，触发器有两个稳定状态，即0'还有1'它可以在某些外部信号的作用下从一种稳定状态翻转到另一种稳定状态。
