在分析软件无线电宽带数字中频和数字下变频基本模型的基础上，提出了一种CDMA基站反向链路基带信号处理的设计方案，详细讨论了基带滤波器的设计方法，并给出了仿真结果。
软件定义无线电(SDR)的目的是尽可能简化射频模拟前端，使A/D转换尽可能靠近天线来完成模拟信号的数字化，数字化的信号要尽可能用软件处理，实现各种功能和指标。模拟信号数字化后，处理任务全部由DSP软件承担。
在目前的软件无线电研究中，由于硬件发展水平的限制，接收机结构多为射频信号模拟下变频到中频(IF)，其中宽带中频信号通过高速高精度A/D转换器欠采样，即采用宽带中频信号软件无线电结构对射频模拟信号进行采样和数字化，如图1所示。
图1宽带中频通信信号的软件无线电结构
但是中频采样后的数据量非常大，如果直接用软件处理，会占用大量的DSP计算资源。特别是对于CDMA系统，其宽带性使得DSP处理起来更加困难。为了减轻DSP的处理压力，现在普遍的做法是将来自A/D转换器的数字信号通过专用的数字信号处理器件如数字下变频器(DDC)进行处理，降低数据流量，将信号转换到基带，然后将数据送到通用DSP进行处理。数字下变频主要包括一个数控振荡器(NCO)、一个数字混频器和一个低通滤波器，如图2所示。NCO产生的本振信号在ADC之后与输入信号混频。数字混频器是一个乘法器。信号混频后输出到低通滤波器，滤除倍频成分和带外信号，然后抽取。
图2数字下变频器的组成
系统模型设计
基于软件无线电的CDMA基站接收单元对有用信号进行下变频，将信号移至基带，对高速基带信号进行速率转换，即抽取和插值滤波，最后进行基带滤波。在我们的设计中，RSP(接收信号处理器)芯片是AD6624。其主要特点是：80MSPS宽带输入，两个高速数据输入端口和四个独立的数字下变频通道，可编程抽取FIR滤波器。它将被应用到基站的软件无线电接收机中，可以同时在多个频道中执行数字下变频。AD6624包括四个信号处理部分：数控振荡器(NCO)、二阶重采样级联积分梳状滤波器(rCIC2)、五阶级联积分梳状滤波器(CIC5)和RAM系数滤波器(RCF)。NCO将数字信号分为I和Q信号，并将数字中频信号转换为数字基带。rCIC2重采样滤波器允许主时钟和输出速率之间的关系为非整数倍。CIC5是一个抽取滤波器，其滤波特性比rCIC2更陡。RAM是一种乘积求和可编程系数抽取滤波器。基于AD6624的反向链路中从中频到基带的信号处理过程如图3所示。
图3 3c DMA反向基带滤波处理框图
经过A/D后，反向中频信号输入到RSP进行数字下变频和滤波。首先对信号进行数字正交变换，将输入的数字中频信号转换为数字基带信号。转换后的I/Q数据发送至rCIC2进行重新采样(抽取和插值滤波)，然后发送至CIC5进行抽取滤波。两次抽取后的低速数据送到RCF进行基带滤波和抽取。考虑到RCF 的基带滤波处理能力不够，在逻辑中增加了一级FIR滤波器进行基带滤波处理。
根据前向基带滤波器和系统对抗音调阻塞性能的要求，初步提出基带滤波器的指标为：通带590kHz，带内波动1。5 dB，阻带为-40dB@740kHz，-80dB@900kHz。
滤波器设计和仿真
提取系数的确定
按照现在的设计，A/D的采样率是48码片，基带信号的采样率是2码片，所以RSP可以实现24倍抽取，RCF的滤波器最高阶是24。为了避免信号混叠，保持最佳滤波性能，降低对FPGA中FIR滤波器性能的要求，需要在rCIC2、CIC5和RCF之间分配一个合理的抽取率。
(1)1)rcic 2提取率的测定
RCC2滤波器是一个两级集成梳状滤波器，可以实现1 ~ 4096倍抽取(MrCIC2)和1 ~ 512倍插值(L rCIC2)。唯一的要求是抽取和插值时间必须满足LrCIC2/MrCIC21的关系。AD6624中rCIC2只有两级，CIC 的过渡带和阻带不是很好，所以旁瓣电平比较高。当使用Mm1时，旁瓣电平最多只比主瓣电平低27dB。因为阻带衰减很差，它可以不能满足反走样要求，所以一般不做高阶提取。在本设计中，考虑到采样率(48码片)远大于信号带宽(0。59450MHz)，只要提取的非混叠信号的带宽大于信号的带宽，就不会引起混叠。因此，假设MrCIC2=2且L rCIC2=1，则采样的采样速率变为24Chip，非混叠信号的带宽为12ChiP( 14。7456MHz)。
(2)测定2)CIC5的提取率
C5的可编程萃取率(MC CIC5)为2 ~ 32。CIC5提取率的选择主要从以下三个方面考虑。
1)处理增益
根据表达式HQ (ej)=DQ。SaQ (D/2)。Q级CIC滤波器频率响应的sa-Q(/2 ), CIC抽取滤波器具有处理增益DQ。随着滤波器数量Q和抽取因子D的增加，处理增益也会增加。但由于CIC5的运算精度有限，增益不能太大，否则容易造成溢出或降低运算精度。
2)抗锯齿性能
为了减少混叠的影响，获得足够的阻带衰减，在输入采样率一定的前提下，尽可能采用较小的抽取因子。
3)带内平坦度考虑
随着抽取率的增加，通带内的信号衰减也会增加，但带内衰减可以在后续滤波器中得到补偿。鉴于以上因素的综合考虑，选取MCIC5=6。
(3)3)RCF提取率的测定
图4 4r CIC 2和CIC5的幅频响应
因为整个基带信号处理需要实现24阶抽取，所以已经确定MrCIC2=2、MCIC5=6，所以MRCF=2。在RCF的处理中，经过rCIC2和CIC5的高倍提取后，数据的采样率已经变得很低，所以要求RCF的抗混叠性能很高，还要考虑单音信号的抑制。根据以上分析，确定如下系数：MRC IC 2=2、 LRC IC 2=1、 mic 5=6、 MRCF=2。icc2和CIC5的幅频响应见图4。从图中可以看出，带内(0 ~ 0.59 MHz)衰减小于1dB，CIC5的阻带衰减约为62dB。一般情况下，CIC滤波器会引起信号混叠，但如果提取的信号带宽很窄，这种混叠在其信号带宽内可以忽略，因为CIC滤波器可以有效抑制混叠部分。这里，CIC5可以抑制混叠到频带(0 ~ 0.59 MHz)中的82dB信号。
RCF和冷杉设计
在确定每个滤波器的提取率之后，接着是RCF和FIR的设计。最终滤波结果应满足基带滤波要求，通带为590kHz，带内波动为1。5 dB，阻带在740kHz时为-40dB，在900kHz时为-80dB。
对于24阶FIR滤波器，它可以不满足上述要求，但RCF的顺序已经确定，所以可以不能再高了。解决方案有两种，一种是多通道处理，另一种是在逻辑内部增加一个一阶FIR滤波器，满足滤波要求。本文主要讨论第二种方案。
由于RCF需要进行两次抽取，为了使逻辑上的滤波有效，RCF的滤波主要起到抗混叠的作用，阻带抑制指标可以在后续的滤波中实现。事实上，它可以不满足RCF(24阶)阻带抑制的要求，它可以完全抑制900kHz的单音。折中的设计是增加滤波器的过渡带，使阻带抑制在抗混叠和单音抑制的条件下达到80dB。这种设计的结果是，过渡带变宽，后级的FIR滤波器需要更高阶的阻带抑制和音调抑制。基于这种考虑，设计滤波器的结果如图5、、图6和图7所示。
图5 5RCF滤波器的幅频响应
图624 FIR滤波器的幅频响应
图732 FIR滤波器的幅频响应
图5中的A线显示了CIC5的响应，B线显示了CIC5和RCF的组合响应。带内波动小于1dB。从图中可以看出，滤波结果满足抗混叠要求，阻带抑制满足-80dB的要求，即可以滤除大于1的频带内的单音。15MHz。下面的FIR滤波，主要是针对0的频段。59 ~ 1.15 MHz，需要满足900kHz阻带抑制和单音抑制的要求。在FIR设计中，可以实现更高的阶数。考虑到逻辑资源的因素，这个滤波器的阶数可以不要做得太高，否则它不会无法实现。考虑到RCF衰减到0。59 ~ 1.15 MHz频段，FIR滤波器的阻带衰减是可以降低的，只要二者之和满足-80dB的阻带抑制即可。
如图6和图7所示，分别设计了24阶和32阶FIR滤波器，其中24阶FIR滤波器的带内波动小于1。8 dB，32阶FIR滤波器的带内波动小于1。阻带抑制分别为-60dB和-80dB。由于滤波器是在FPGA中实现的，只要逻辑资源足够，就可以根据实际需要满足不同的滤波要求。
结束语
经过以上讨论，初步完成了基带滤波器的设计过程。因为没有筛选，上面提到的一些系数和指标的确定可能不是最优的。系数的优化选择和各项指标的确定需要大量的工作，更多的需要在实际的硬件调试中进行验证和优化。
其实反向基带滤波器的指标是一个比较模糊的问题，标准中没有规定应该是多少。所以设计主要参考前向基带滤波器的指标，是否合理还有待验证。在实施上，主要是在资源允许的情况下，尽可能把指数提得高一些。还有一个问题是匹配滤波，即匹配滤波是否有必要，如何做，需要进一步考虑。
